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1
Verilog-HDL для моделирования и синтеза цифровых электронных схем
НГТУ
Кондратенко Ю.П.
,
Мохор В.В.
,
Сидоренко С.А.
verilog
input
clk
output
op_bits
valid
assign
define
reset
reset_n
count
initial
add_en
mem_state
cout
endmodule
clock
module
product
posedge
ack
b_in
hdl
multiply_en
bits
cas_n
dram
carry_in
we_n
a_in
ain
cout4
active
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fpga
integer
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val_count
carry_out
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vhdl
01x
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b_abs
ctrl
ref_count
cycle_count
notif0
10ns
addr_count
년:
2002
언어:
russian
파일:
DJVU, 1.13 MB
개인 태그:
5.0
/
5.0
russian, 2002
1
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